Y. Rey-Tauriac, M. Taurin, O. Bonnaud, "Wafer Level Accelerated test for ionic contamination control on VDMOS transistors in Bipolar/CMOS/DMOS", ESREF'2001.

Y. Rey-Tauriac, M. Taurin, O. Bonnaud, "Wafer Level Accelerated test for ionic contamination control on VDMOS transistors in Bipolar/CMOS/DMOS", ESREF'2001. Copyright - [Précédente] [Première page] [Suivante] - Home

Article : [PAP431]

Titre : Y. Rey-Tauriac, M. Taurin, O. Bonnaud, Wafer Level Accelerated test for ionic contamination control on VDMOS transistors in Bipolar/CMOS/DMOS, ESREF'2001.

Cité dans : [DATA227] ESREF'2001, 12th European Symposium on Reliability of Electron Devices, Failure Physics and Analysis, Arcachon, France , 1-5 octobre 2001.
Cité dans :[PAP360]

Auteur : Y. Rey-Tauriac (a)(b)
Auteur : M. Taurin (b)
Auteur : O. Bonnaud (a)

Adresse : (a) Groupe de Microélectronique et Visualisation UPRESA 6076, Université de Rennes Cedex, France,
Tel : +33(0)299286071
Fax : +33(0)299281674
Lien : mailto:bonnaud@univ-rennes1.fr
Adresse : (b) STMicroelectronics, 3 rue de Suisse, 35041Rennes Cedex, France,
Tel : +33(0)299264920
Fax : +33(0)299515053
Lien : mailto:yannick.rey-tauriac@st.com

Source : ESREF'2001 - 12th European Symposium on Reliability of Electron Devices, Failure Physics and Analysis - Arcachon - France.
Date : 1-5 octobre 2001
Site : http://www.elsevier.com/locate/microrel
Pages : 1 - 6
Lien : private/REY-TAURIAC2.pdf - 6 pages, 157 Ko.

Abstract :
This paper presents results of an accelerated test for ionic contamination measurement, at wafer level, on VDMOS
transistors in Bipolar/CMOS/DMOS technology. This test is performed at 300°C during 4 hours with voltage stress on
metal 2 plate. The ionic contamination level is obtained by the measurements of DC parameters: threshold voltage and
maximum of transconductance in linear region, monitored with HP4145B Semiconductor Parameter Analyser. In
comparison with high temperature reverse bias (at 150°C 1000h) necessary for product qualification test on packaged
components, this accelerated test can assure an ionic contamination periodical control adapted for wafer level reliability.

Bibliographie

Références : 6
[1] : A.D. Grant and J. Gowar, "Power MOSFETS - Theory and applications", J.Wiley, New York, 1989.
[2] : B. Murari, F. Bertotti and G.A Vignola, "Smart Powers ICs Technologies and Applications".
[3] : F. Jensen, Electronic Component Reliability, J. Wiley, 1995.
[4] : N. Stojadinovic, "Failure Physics of integrated Circuits, A Review", Microelectronic Reliability, 23 1983 p.609.
[5] : N. Tosic, B. Pesic and N. Stojadinovic, "HTSL and HTRB Reliability testing of Power VDMOSFETS", Proc.20 th MIEL’95 Conf, His, Yugoslavia.1995 p.285.
[6] : N. Tosic, B. Pesic and N. Stojadinovic, "Reliability Testing of Power VDMOS Transistors", International Conference on Microelectronics (MIEL’97), Vol2, Nis,Yugoslavia 14 -17 September 1997.

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